据中国科学院科技论文预发布平台ChinaXiv公示信息，华为半导体负责人何庭波于7月3日发布《面向多层级电子系统的时间缩微理论》（业内称"韬定律"）V2版本。相较于5月25日发布的V1版本，新版论文在原有理论框架基础上，补充了大量工程落地细节、实测量化数据与产品演进路线，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。
V2版本深度阐释核心技术LogicFolding的齿比概念。当混合键合间距接近顶层金属布线尺寸时，3D设计空间从传统的"宏块级离散优化"转向"单元级连续优化"，可实现全局最优的垂直逻辑划分，突破了传统3D堆叠仅能按功能块分层的局限。V2版新增量产实测数据表，明确给出麒麟2026与基准麒麟9030Pro的电压、频率、归一化功耗、面积与功率密度参数。在此前已披露的麒麟2026实测数据中，逻辑折叠架构下晶体管密度从155提升至238MTr/mm²，一代内增长55%，性能核能效提升41%，最高时钟频率提至3.1GHz，同等幅度以往需三年几何缩微迭代。产品路线图显示，2027年目标3.39GHz，2028年3.71GHz，2029年突破4GHz。
交银国际认为，逻辑折叠的落地高度依赖先进封装，两者存在高度的系统性协同设计关系，先进封装在韬定律路线中的战略地位远超传统后道工序的定位。该机构指出，混合键合间距与顶层金属间距的齿比在实践中约需低于3，理想情况接近1，届时键合界面的冗余布线开销基本消失，但这一指标无法由单一设备供应商独立达成，需要键合、刻蚀、量测和材料供应商多年的工艺协同。
中原证券表示，逻辑折叠需基于混合键合、TSV、Chiplet等先进封装技术，先进封装将成为影响芯片性能的核心环节，有望推动先进封装与测试设备需求快速增长。招商证券则指出，韬定律如果后续能被更多实际产品验证有效性，可能改变市场对国产芯片企业的估值框架，全产业链的战略价值将从晶圆制造扩展至设计工具、封装测试、原材料等板块。
公司方面，据上市公司互动平台、公告及券商研报表示，
长电科技：公司作为中国先进封装龙头，已量产面向AI、高性能计算及5G领域的高密度3D多芯片集成技术，客户覆盖全球算力、存储龙头，并长期配套华为麒麟、昇腾系列芯片封测。
概伦电子：公司主要从事EDA软件授权业务、半导体器件特性测试系统业务及技术开发解决方案业务。7月2日，公司首席科学家、香港中文大学余备教授发表技术演讲，分享了在先进工艺演进下，以关键技术底座结合DTCO方法学支撑韬定律的未来规划。
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